Арх-ра Развитие IA-32 486

IA-32.

учётом кэш-памяти L2

системные регистры;
- регистры отладки и тестирования.

регистр флагов; – сегментные регистры.

управляющие работой микропроцессора.
К битам состояния регистра флагов

относятся:
ZF – признак нуля результата;
SF – знак результата;
OF – признак переполнения;
CF – флаг переноса;
PF – признак чётности.

В состав флагов управления входят:
IF – флаг разрешения маскированных аппаратных прерываний;
TF – флаг ловушки, или трассировки;
NТ – бит вложенной задачи;
IOPL –уровень привилегий ввода/вывода .

Регистр флагов

данных FPU;
регистр управления FPU.

содержит указатель вершины блока данных, работающего в режиме стека, признаки

результата и ошибок, возникающих при выполнении операции в FPU, а также флаг переполнения и антипереполнения стека регистров данных.
Регистр управления управляет округлением (к ближайшему значению, вниз, вверх, к нулю), точностью (длина мантиссы 24, 53 или 64 бита), а также содержит маску признаков ошибок, фиксируемых в регистре состояния.
Указатели команд и данных содержат адрес команды, вызвавшей ошибку, и адрес использованного операнда.

режимами работы отдельных его блоков.
Доступны только в

защищённом режиме для программ, имеющих максимальный уровень привилегий.
Включают в свой состав:
- регистры управления (CR0...CR4);
- регистры системных адресов и системных сегментов.

– включение защищённого режим;
PG – включение страничной адресации памяти

(при PG=1 страничный механизм включён);
CD, NW – управление режимами работы внутренней кэш-памяти (CD = 1 – запрещение заполнения кэш-памяти; NW = 1 – запрет сквозной записи).
Ряд бит (MP, EM, TS, NE) управляют режимами работы FPU.

ошибку.
В регистре CR3 находятся старшие 20 разрядов базового адреса каталога

таблицы страниц, а также биты PCD и PWT, управляющие работой кэш-памяти при страничной адресации (при PCD = 1 загрузка содержимого страницы в кэш-память запрещена; при PWT = 1 реализуется режим сквозной записи, а при PWT = 0 – обратной записи).
Регистр CR4 содержит биты, обеспечивающие расширение функциональных возможностей микропроцессора, начиная с Pentium. В частности он содержит следующие управляющие разряды:
VME, PVI – управляют работой виртуальных прерываний,
PAE – обеспечивает расширение физического адреса до 36 разрядов (при PAE = 1),
PGE – определяет некоторые страницы (часто используемые или используемые несколькими процессорами) как глобальные (при PGE = 1),
PSE – расширяет размер адресуемых страниц до 4 Мбайт (при PSE= 1), при PSE= 0 сохраняет размер страницы 4 Кбайт.

таблицы дескрипторов,
IDTR – регистр таблицы дескрипторов прерываний.
LDTR –

регистр локальной таблицы дескрипторов
TR – регистр задач.

DR0...DR3 – содержат линейные адреса 4-х контрольных точек останова при

отладке,
– DR6 – регистр состояния: показывает текущее состояние МП при останове в этих точках;
- DR7 – регистр управления: задает условия останова в контрольных токах.
Регистры DR4 и DR5 не используются.
Регистры тестирования (TR1...TR12) используются при тестирова-нии кэш-памяти и буфера ассоциативной трансляции адресов страниц (TLB). Конкретное назначение каждого из этих регистров зависит от модели микропроцессора.