Организация системы ввода вывода

параллельного В-В, последовательного В-В, ПДП. Микросхемы UART, PIO.

устройств (ПУ).
Возможность модифицировать ПУ , не изменяя ядро системы.

МП: ввод, вывод, чтение состояния.
Передача данных производится между

регистрами МП и ПУ.
Ввод – вывод с отображением на память.
Обращение ПУ как ячейке ОЗУ. В памяти резервируется ячейки для ПУ, имеющие регистр адреса, регистр состояния и регистр данных устройства.

N
Система ввода-вывода
Логический
уровень
Физический
уровень
Аппаратура
СВВ
Порт
Порт
или
или
Уровень ОС

и данных для ПУ;
Определение действий при обнаружении ошибок;
Формирование сообщения о

завершении операции с указанием успешности или неуспешности;
Передача управления на логический уровень.

«точка –точка».

Они могут комбинироваться при конкретной реализации системы.

обмена ОЗУ.
2. Занести длину передаваемого массива данных в регистр МП

(Счетчик данных).
3. Выдать команду чтения из ВУ (Адрес ВУ, сигнал чтения на шину управления, данные записать в регистр МП).
4. Выдать команду записи данных в ОЗУ ( Адрес ячейки ОЗУ, сигнал записи в ОЗУ, Данные передать из регистра МП в ячейку памяти).
5. Модифицировать регистр, содержащий адрес ОЗУ.
6. Уменьшить счетчик данных на единицу.
7. Повторить все предыдущие шаги пока счетчик данных не обнулится.

прерывание ( или запрет).
Сохранение контекста прерываемой программы.
Выполнение программы прерывания.
Восстановление контекста

прерванной программы.
Возврат к выполнению прерванной программы.

прерываний.

кодируются в одном байте.
Внутренние
Внешние

сигналу с сохранением информации необходимой для продолжения прерванной программы.
Вектор прерываний

– адрес хранения программы обработки прерывания.

схема арбитр.
ISR - регистр обслуживаемых прерываний.
RGM – регистр маскирования прерываний.
BU

– схема управления.
BD – буфер данных выдает на шину вектор прерывания.
CMP – схема организации каскада.
RWBU – блок управления записью, чтением.

BU

EOI

- 7
Запросы на прерывание от внешних устройств
Вектор
прерывания

тактового генератора.
Асинхронный – приемник и передатчик работают от с индивидуальными

генераторами.

в контроллеры ВУ.

Режимы работы ПДП:
- с захватом

цикла – используются циклы, в которых МП не работает с памятью. Обмен байтом, словом; Медленный, но не требует применения специальных устройств.

- с захватом цикла и отключение МП от системной шины. Приостановка выполнения очередной команды процессора сигналом ТПДП и обмен блоком данных между ВУ и памятью. Требуется выполнение программы загрузки регистров контроллера ПДП процессором адресом и размером загружаемого блока.
- с блокировкой процессора.

Контроллер прямого доступа к памяти

– подтверждение о переводе шин МП в третье состояние.
DRQ
DACK
DRQ –

запрос ПДП.

DACK - сообщение о начале цикла ПДП.

MR

IOW

IOR

A

D

MW

IEOP

DRQ).
2. Сформировать запрос к МП на захват шины (сигнал HRQ).
3.

Принять от МП сигнал подтверждения перевода схем приема передатчиков в третье состояние (HLDA).
4. Сформировать для ВУ сигнал о начале цикла ПДП (DACK).
5. Сформировать на шине адрес ячейки памяти для обмена.
6. Выработать сигналы управления, обеспечивающие обмен (MR,MW,IOR,IOW).
7. Уменьшить значение в счетчике данных.
8. Проверить условие окончания ПДП. Если счетчик данных не обнулен, то повторить пункты 5-8.
9. Если счетчик данных пуст выработать сигнал окончания ПДП – IEOP.

2
Канал 3
DRQ0
DRQ1
DRQ2
DRQ3
DACK0
DACK1
DACK2
DACK3
Буферный
регистр TR
Регистр
команд CR
Регистр
Условий SR
Регистр
запросов RR
Регистр
маски M


данные
адрес
IOR
IOW
AEN
MR
MW
READY
HRQ
HLDA
IEOP
ВУ0
ВУ1
ВУ2
ВУ3

- порядок изменения адреса (+ или -);
- возможность автоинициализации;
- режим обслуживания (словом, блоком);
CAR – регистр текущего адреса;
BAR - регистр базового адреса (устанавливается инициализацией);
CWR – текущий счетчик данных;
WCR – базовый счетчик данных (устанавливается инициализацией);
CR – регистр команд:
- режим память- память через регистр TR или обычный;
- запрет или разрешение ПДП;
- порядок изменения приоритетов каналов;
SR – регистр условий; Сигнал AEN – флаг управления шиной (ПДП;МП).

разрядов
Порт С 8 разрядов
D0-D7
RESET
RD
WR
A0-1
CS
2р
8р

Регистр данных
передатчика UDR
10 (11) – битный
регистр сдвига
Тактовый
генератор
UDRIE
UDRE
TXCIEN
TXC
TXB8
CHR9
TXEN


OUT UDR
Флаг 9
бита
TDX
Разрешение
передачи
Прерывание
Прерывание
1
0
Флаг

состояния
регистра данных

Флаг
завершения
передачи

Флаг
разрешения
прерывания

Флаг
разрешения
прерывания

Выход
передатчика

Передатчик

DAUD (бод) =fck/(16(UBRR+1))
Где UBRR = (от 0 до 255)

UDR
10(11) – битный
регистр сдвига
Тактовый
генератор
RXCIEN
RXC
FE
OR
RXB8


RXEN
RXD
Вход
приемника
CHR9
Прерывание
IN UDR
Флаг
завершения
приема
Флаг
разрешения
прерывания
Флаг
ошибки
кадрирования

Флаг
переполнения
Флаг
наличия 9 бита
Приемник
DAUD (бод)

=fck/(16(UBRR+1))
Где UBRR = (от 0 до 255)

с использованием
прерываний и промежуточного кольцевого буфера
Кольцевой
буфер UART
Out
UDRIE
UDRE
Программы

работают асинхронно.
Доступ к кольцевому буферу последовательный или параллельный

Организуется в ОЗУ

буфера
Голова очереди
Хвост очереди
Конец очереди
Количество
байт
в очереди
UART Out
ОБЛАСТЬ ОЗУ
Если они равны
то очередь
пуста

старт стоп
RXC
Флаг
разрешения
приема
Драйвер

In
ОБЛАСТЬ ОЗУ
При приеме очередного
байта указатель
увеличивается
на единицу
Программа
проверяет
указатель
на превышение
буфера