Базовые характеристики микроконтроллеров семейства F2803x Piccolo

центрального процессора
Многошинная модифицированная Гарвардская архитектура
Атомарные операции – Чтение-Модификация-Запись
Встроенная память. Карта

памяти. Типы памяти. Защита памяти
Конвейер команд. Защита конвейера
Центральное процессорное устройство. Вспомогательное АЛУ
Аппаратные умножители и сдвиговые регистры. Попутные операции в АЛУ
Регистры общего назначения
Регистры состояния процессора. Флаги результатов операций.
Базовые способы адресации, примеры команд.
Режимы работы микроконтроллера
Эффективная система прерываний
Операции при сбросе процессора и подаче питания

Архитектура микроконтроллеров Motor Control TMS320F28xxx. Базовые возможности

– 22 разряда

фиксированной точкой
Операции умножения с накоплением 32*32 и 16*16 (МАС)

Сдвоенное умножение с накоплением 16*16 (DMAC)
Деление по модулю 64/32 и 32/32
Операции Чтение-Модификация-Запись
Отладка в реальном времени.
Совместимость по коду с TMS 24х

команды (атомарность)
Более эффективное компилирование

команды
D2: Расчет адреса операнда
R1: Выдача адреса операнда
R2: Получение операнда
X: Выполнение

операции в ЦПУ
W: Сохранение результата в памяти

Защищенный конвейер:
Если запись результата производится по адресу операнда-источника, конвейер выполняет задержку на такт – программист может не беспокоиться

запрограммировано
Конвейер обеспечивает автоматическое управление шинами процессора для доступа к

кодам операций и данным
Внешний наблюдатель видит, что каждая команда выполняется за один цикл, как в RISC-процессорах

8-уровневый конвейер команд

Режим стековой адресации – Stack Addressing Mode
Режим косвенной адресации –

Indirect Addressing Mode
Режим регистровой адресации – Register Addressing Mode

текущей странице

режима 24хх

слов невозможна!

(SXM)
Тестирования/управления (TC)
Переноса (C)
Нуля (Z)
Отрицательного результата (N)

«Защелкиваемого» переполнения (V)
Биты счетчика числа переполнений (OVC)

вектора прерывания
Вектора прерываний в ОЗУ
Автоматическое сохранение контекста
12

линий запросов прерываний центрального процессора

Регистры флагов ждущих прерываний, разрешения прерываний

Бит разрешения маскируемых прерываний

типа загрузчика определяется состоянием конфигурационных линий ввода/вывода.
Среди опций

– выполнение программы с начального адреса банка H0 SARAM