(кафедра ИИС и ТП, ауд. 1306) КОТОВ Юрий Терентьевич Электротехника и

КОТОВ
Юрий Терентьевич
Электротехника и электроника
Лекционный курс
для потока УТ-2
Лектор:
профессор

— 50, C — 100, D — 500, M — 1000
Троичная

и тот же числовой знак (цифра) в записи числа имеет

Двоичная система счисления (или классическая двоичная система счисления) — позиционная система счисле-ния с основанием 2 и весами разрядов 2K, где k — номер разряда. Используются цифры 0 и 1.
4- битный - 1101,
8-битный - 00110011,
16-битный - 100010110111001

Шестнадцатеричная система счисления (шестнадцатеричные числа) — система счисления по целочисленному основанию 16.
Обычно в качестве шестнад-цатеричных цифр используются десятичные цифры от 0 до 9 и латинские буквы от A до F для обозначения цифр от 10 до 15.

14FC, 26BD

Двоичная система
счисления

Шестнадцатеричная
система счисления

наиболее простой и удовлетворяет требованиям:

- чем меньше значений существует в

Двоичная система счисления

Четырехразрядный
формат чисел

1101101 (0…255)
2n, где n – 1…8

1000101110110101 (0…65535)
2n, где n – 1…16

Шестнадцатиразрядный
формат чисел

Восьмиразрядный
формат чисел

1101 (0…15)
2n, где n - 1….4

сложения двоичных чисел (1810 + 2310)
Пример вычитания двоичных чисел

0 + 0 = 0 0 + 1 = 1
1 + 0 = 1
1 + 1 = 10 перенос 1

Таблица сложения
двоичных чисел

Таблица разности
двоичных чисел

0 - 0 = 0 0 - 1 = 1
1 - 0 = 1 1 - 1 = 0

Таблица умножения
двоичных чисел

0 • 0 = 0 0 • 1 = 0
1 • 0 = 0 1 • 1 = 1

случае сигнал представляется в виде последовательности значений, взятых в дискретные

Цифровой сигнал формируется путем временного квантования аналогового сигнала.
Квантование является частным случаем дискретизации, когда дискретизация происходит по одинаковой величине называемой квантом. В результате сигнал будет представлен таким образом, что на каждом заданном промежутке времени известно приближённое (квантованное) значение сигнала, которое можно записать целым числом. Если записать эти целые числа в двоичной системе, получится последовательность нулей и единиц, которая и будет являться цифровой формой сигнала.

Цифровой сигнал

Квантованный сигнал представляет собой область значений аналогового сигнала, разбитого на уровни, количество которых должно быть представлено в числах заданной разрядности. Расстояния между этими уровнями называется шагом квантования  Δ. Число этих уровней равно N (от 0 до N-1). Каждому уровню присваивается некоторое число. Отсчёты сигнала сравниваются с уровнями квантования и в качестве сигнала выбирается число, соответствующее некоторому уровню квантования. Каждый уровень квантования кодируется двоичным числом с n разрядами.

Аналоговый сигнал

f(t)

t

сигнал

логическую функцию, называется функционально полной
Логические элементы
Логические элементы — устройства, предназначенные

логической функции
                                                 

Функциональная схема

Синтез функциональных схем на основе логических элементов

(практическое задание)

логических элементов

КС, пропорциональны числу логических операций и числу вхождений переменных или

Карты Карно — графический способ минимизации линейных функций, обеспечивающий относительную простоту работы с большими выражениями и устранение потенциальных гонок. Минимизация необходима для построения комбинационных схем цифровых автоматов минимальной сложности. Она представляет собой операции попарного неполного склеивания и элементарного поглощения. Карты Карно рассматриваются как перестроенная соответствующим образом таблица истинности функции.
Карты Карно были изобретены в 1952 Эдвардом В. Вейчем и усовершенствованы в 1953 Морисом Карно, физиком из «Bell Labs», и были призваны помочь упростить цифровые электронные схемы.

Карты Карно

Исходной информацией для работы с картой Карно является таблица истинности минимизируемой функции. Таблица истинности содержит полную информацию о логической функции, задавая её значения на всех возможных 2N наборах входных переменных X1 ... XN. Карта Карно также содержит 2N клеток, каждая из которых ассоциируется с уникальным набором входных переменных X1 ... XN. Таким образом, между таблицей истинности и картой Карно имеется взаимно однозначное соответствие, и карту Карно можно считать соответствующим образом отформатированной таблицей истинности.

Карта Карно может быть составлена для любого количества переменных, однако удобно работать при количестве переменных не более пяти. По сути Карта Карно — это таблица истинности составленная в 2-х мерном виде.

0
1
X1
1
0
X1
X2
X2
X1 x2
x1 x2
1
x1 x2
1
X1 x2
X3 x4
X3 x4
X3 x4
x3 x4
1
1
1
1
1
Карта Карно

Если функция имеет запрещённые наборы входных переменных, при которых функция может иметь произвольное значение (0 либо 1), то такая функция называется неопределённой. Для удобства минимизации её следует доопределить, то есть неопре-делённые значения карты Карно произволь-ным образом заменить «1» либо «0».

Карты Карно

клетки, содержащие единицы в область, так чтобы одна область содержала

При склейке должно быть минимум числа объединений единиц и максимум единиц, составляющих каждое объединение.

преобразовывать логические функции. Логические функции преобразуются с целью их упрощения,

Закон тавтологии
(многократное повторение)
X + X + X + X = X X × X   X   X = X

0 + 0 = 0

0 + 1 = 1

1 + 0 = 1

1 + 1 = 1

Аксиомы алгебры логики описывают действие логических функций "И" и "ИЛИ" и записываются следующими выражениями:

= 1

×

×

вид: f(x) = {1, 2, 6, 12, 13}.
Составляем таблицу

Данные из таблицы истинности запишем в виде:

f(x) = x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4

Вставляем в карту Карно минтермы «1» («0» не записываем)
и объединяем их в карте Карно, имеющей 4 строки и 4 столбца:

Получаем новую минимизированную функцию, которая имеет не 5, а 3 сомножителя:

x1 x2 x3 x4

f(x) = x1 x2 x3 x4 + x1 x3 x4 + x1 x2 x3

x1x3 x4

(Х2 и Х2 сокращаются)

(Х4 и Х4 сокращаются)

имеющую вид:
f(x) = {1, 3, 4, 6, 9, 11} .

f(x) = x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 +

x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4

Получаем новую минимизированную функцию, которая имеет не 6, а 2 сомножителя:

Запишем функцию в виде:

X1 x2

x1 x2

1

x1 x2

1

X1 x2

X3 x4

X3 x4

X3 x4

X3 x4

1

1

1

1

f(x) = x1 x2 x4 + х2 x4

синтезировать
структурные схемы, их реализующие:

нс
t (X2) = 2 нс
tзад = 1 нс

на ТТЛ);
ДТЛ — диодно-транзисторная логика (устаревшая, заменена на ТТЛ);
ТТЛ —

МОП-логика (металл-оксид-полупроводник логика) — микросхемы формируются из полевых транзисторов n-МОП или p-МОП типа;
КМОП-логика (комплементарная МОП-логика) — каждый логический элемент микросхемы состоит из пары взаимодополняющих (комплементарных) полевых транзисторов (n-МОП и p-МОП). Существует также смешанная технология BiCMOS.

КМОП и ТТЛ (ТТЛШ) технологии являются наиболее распространёнными логиками микросхем. Где необходимо экономить потребление тока, применяют КМОП-технологию, где важнее скорость и не требуется экономия потребляемой мощности применяют ТТЛ-технологию. Слабым местом КМОП-микросхем является уязвимость к статическому электричеству — достаточно коснуться рукой вывода микросхемы и её целостность уже не гарантируется. С развитием технологий ТТЛ и КМОП микросхемы по параметрам сближаются и, как следствие, например, серия микросхем 1564 — сделана по технологии КМОП, а функциональность и размещение в корпусе как у ТТЛ технологии.
Микросхемы, изготовленные по ЭСЛ-технологии, являются самыми быстрыми, но и наиболее энергопотребляющими, и применялись при производстве вычислительной техники в тех случаях, когда важнейшим параметром была скорость вычисления. В СССР самые производительные ЭВМ типа ЕС106х изготавливались на ЭСЛ-микросхемах. Сейчас эта технология используется редко.

Схема одновибратора,
выполненного на ТТЛ микросхеме
Одновибратор запускается импульсом отрицательной

на выходе D1.1 состояние лог. "1" (выход D1.2 лог. "0"),

Мультивибратор — релаксационный генератор сигналов электрических прямоу-гольных колебаний с короткими фронтами.

Существуют три типа схем мультивибратора в зависимости от режима работы:
- нестабильный, или автоколебательный: схема самопроизвольно переходит из одного состояния в другое.
- моностабильный: одно из состояний является стабильным, но другое состояния неустойчиво (переходное). Мультивибратор на некоторое время, определяемое параметрами его компонентов переходит в неустойчивое состояние под действием запускающего импульса. Затем возвращается в устойчивое состояния до прихода очередного запускающего импульса.
Такие мультивибраторы используются для формирования импульса с фиксированной длительностью, не зависящей от длительности запускающего импульса.
Такой тип мультивибраторов иногда, в литературе, называют одновибраторы или ждущие мультивибраторы.
- бистабильный: схема устойчива в любом состоянии. Схема может быть переключена из одного состояния в другое с помощью внешних импульсов.

узлов схемы иногда требуется передавать пачку из определенного числа импульсов

Формирователи пачки импульсов

(а,б) и схема моста Вина (в)

характеристики которого приведены на рисунке. Здесь по оси абцисс отложена

При строгом выполнении условия R1=2R2 и идеальном ОУ в схеме будут существовать незатухающие колебания, частота которых зависит от величин R и C.
R1 определяет амплитуду колебаний. Уменьшение R1 вызовет затухание колебаний, а увеличение R1 приведет к нарастанию амплитуды колебаний вплоть до насыщения усилителя и, как следствие, к появлению заметных нелинейных искажений формы кривой выходного напряжения генератора.
Эти обстоятельства требуют использования в составе генератора системы автоматического регулирования амплитуды. В простейшем случае для этого в качестве резистора R2 используют нелинейный элемент – микромощную лампу накаливания, динамическое сопротивление которой с ростом амплитуды тока увеличивается.

Автогенераторы типа RC

инверторов DD1.1...DD1.3 представляет собой неустойчивую структуру, склонную к возбуждению на

RC-генератор на ОУ с упрощенным мостом Вина и простейшей схемой стабилизации амплитуды.

Мост Вина

на выходе триггера Шмитта. Когда выходное напряжение интегратора достигает порога

Интегратор

Триггер Шмитта

SB1 емкость С1 начинает заряжаться. Постоянная времени цепи заряда (tз=0,7R2С1)

непрерывно изменяющихся сигналов и выдающий логический "0" или "1", в

Аналоговые компараторы

В качестве компаратора может быть использован операционный усилитель (ОУ). Усилитель включен по схеме инвертирующего сумматора, однако, вместо резистора в цепи обратной связи включены параллельно стабилитрон VD1 и диод VD2. Пусть R1 = R2. Если Uвх - Uоп > 0, то диод VD2 открыт и выходное напряжение схемы небольшое отрицательное, равное падению напряжения на открытом диоде. При Uвх - Uоп < 0 на стабилитроне установится напряжение, равное его напряжению стабилизации Uст. Это напряжение должно соответствовать единичному логическому уровню цифровых интегральных микросхем (ИМС), входы которых подключены к выходу компаратора.
Таким образом, выход ОУ принимает два состояния, причем в обоих усилитель работает в линейном режиме.
Многие типы ОУ не допускают сколько-нибудь существенное входное дифференциальное напряжение.

Недостатком данной схемы является относительно низкое быстродействие, обусловленное необходимостью частотной коррекции, так как ОУ работает в линейном режиме со 100%-ной обратной связью. Используя для построения компаратора обычные ОУ, трудно получить время переключения менее 1 мкс.

На практике получили применение схемы компараторов, сравнивающие входной сигнал Uвх с опорным Uоп.

ОУ

похожи на операционные усилители, в них почти никогда не используют

представленных в двоичном коде.
Число входов компаратора определяется разрядностью сравниваемых

Структурная схема одноразрядного
цифрового компаратора

Схема одноразрядного
компаратора

выходами) или сигнал «лог. 0» (дешифратор с инверсными выходами) только на

Дешифраторы широко используются в устройствах управления, где они формируют управляющий сигнал в соответствии с входным кодом, который воздействует на какое-либо исполнительное устройство.

Пирамидальный дешифратор
3 × 8 с прямыми выходами

и Х3, два инверсных входа стробирования V, объединённых по И,

Дешифратор на ИМС К155ИД3 на 4 ×16

ДЕШИФРАТОРЫ

микросхем, для дешифраторов критична ситуация одновременного или почти одновременного изменения

ДЕШИФРАТОРЫ

данном случае выступает в качестве демультиплексора входных сигналов, который позволяет

ДЕШИФРАТОРЫ

3 с открытым коллектором, удобно применять в схемах позиционной индикации

ДЕШИФРАТОРЫ

необходим для отображения на цифровых индикаторах значений цифр от 0

из его входов в цифровой код на его выходах.
При

Некоторые из шифраторов снабжаются входом стробирования. Наличие входа стробирования позволяет выделять сигнал в определенный момент времени.

количество входов и разрядов шифратора с помощью дополнительных элементов на

Структурная схема шифратора 16 х 4
на двух микросхемах шифраторов
ИВ1 и трех элементах 2И-НЕ

Одновременное или почти одновременное изменение сигналов на входе шифратора приводит к появлению периодов неопределенности на выходах. Выходной код может на короткое время принимать значение, не соответствующее ни одному из входных сигналов. Поэтому в тех случаях, когда входные сигналы могут приходить одновременно, необходима синхронизация выходного кода, например, с помощью разрешающего сигнала EI, который должен приходить только тогда, когда состояние неопределенности уже закончилось.

Увеличение числа входов шифратора

состоит в сокращении количества сигналов. Например, в случае шифратора ИВ1

из нескольких информационных входов (Х0 - Х2) на выход (Y).
Входы

Реализация мультиплексора
На ИМС 3-2И-ИЛИ

Одновременная подача двух и более сигналов на управляющие входы недопустимо, т.к. в этих случаях состояние выхода ИМС 3-2И-ИЛИ будет непред-сказуемо.
Для устранения подобных случаев управление работой мультиплексора осуществляется дешифратором DC.

подается двоичный код, указывающий номер подсоединяемого к выходу входа из

превышает 16. Поэтому в случае необходимости иметь большее число входов

Структурная схема 16-входового мультиплексор, построенного с использованием 4-входовых ИМС

входа к одному из нескольких выходов.
Демультиплексор можно построить на

Условно графическое обозначение демультиплексора с четырьмя выходами

Х

А0

А1

У1

У2

У3

У4

Благодаря этому можно строить мультиплексоры — демультиплексоры.
Показанная на рисунке микросхема содержит два

При активизации входа разрешения, т. е. при подаче на него логического 0, происходит соединение одного из информационных входов (в соответствии с кодом на адресных входах) с выходом микросхемы. Поскольку это состояние происходит при помощи двунаправленных ключей на КМОП — транзисторах, то сигнал может передаваться как со входов на выход (режим мультиплексора), так и с выхода на входы ( режим демультиплексора). Кроме того, передаваемый сигнал может быть как аналоговым, так и цифровым.

в выходные двоично— десятичные и наоборот. Находят применение в схемах многоразрядной десятичной индикации.

ИМС К155пп5
(преобразователь двоично-десятичного кода в код семисегментного индикатора)

Таблица истинности преобразователя двоично-десятичного кода в код семисегментного индикатора

Сегмент светится, если на него подаётся логическая 1.

сложения, вычитания, умножения и деления – и относятся к арифметическим

Функциональная схема
одноразрядного полусумматора
на элементах «Не», «И»

Таблица истинности
одноразрядного полусумматора

Сигнал
переноса «1»
в следующий
разряд

Функциональная схема
одноразрядного полусумматора
на элементах «искл. ИЛИ», «И»

Условное обозначение
полусумматора

S

P

сумматор
имеет информационные
входы «А» и «В»,
информационный
выход «S»,
вход

Схема одноразрядного
сумматора содержит два
Полусумматора HS и элемент ИЛИ

СУММАТОРЫ

- разрядного сумматора
С – вход расширения

иметь отдельные одноразрядные сумматоры для каждого разряда чисел. Параллельный сумматор

Сигнал переноса, который возникает в каком либо разряде, распространяется к старшим разрядам по цепочке сумматоров, т.е. в таком сумматоре цепь переноса получается последовательной. Поэтому время сложения двух m-разрядных чисел будет равно m×tзр, где tзр – время задержки сигнала в цепях формирования переноса одноразрядного сумматора.
Если на таком сумматоре числа А и В складываются в обратном коде, то в схеме добавляется цепь циклического переноса, связывающая выход переноса старшего (знакового) разряда со входом переноса младшего разряда. Недостатком рассмотренного сумматора является его сравнительно низкое быстродействие.
Для увеличения быстродействия в сумматорах применяют сквозной, одновременный или групповой переносы.

цифровому коду, поступившему на вход преобразователя.
Простейший ЦАП можно построить на

Сопротивление резисторов соседних разрядов отличаются в 2 раза. Выходное напряжение ЦАП является функцией полного сопротивления резистивной матрицы которое в свою очередь определяется состояниями ключей, т. е.:
                          , где

a K = [1, 0].
Выбрав Eon, R, Roc таким, чтобы было справедливо равенство
                                                      

получим ЦАП, имеющий 2N состояний.
Точность такого преобразователя определяется разбросом и стабильностью параметров резисторов матрицы, аналоговых ключей, ОУ. При большой разрядности ЦАП технологически очень трудно выполнить резисторы с перепадом сопротивлений в 2N -1 раза. Технологически удобно изготовлять резисторы по возможности с одинаковыми сопротивлениями. В этом случае необходимый коэффициент передачи эталонного напряжения формируется с помощью многозвеньевого делителя напряжения на основе матрицы сопротивлений типа R – 2R.

ЦАП с резистивной
матрицей типа R – 2R

ЦАП с весовыми резисторами на входе

выходного напряжения в конечной точке реальной характеристики преобразования от выходного

Нелинейность преобразования ЦАП dлн определяет максимальное отклонение реальной ХП от идеальной и оценивается также в долях ЕМР.
Дифференциальная нелинейность преобразования ЦАП – dдиф.лн численно равна максимальной разности двух соседних шагов квантования:
dдиф.лн = D Uвых 2 – D Uвых 1
Дифференциальная нелинейность также оценивается в долях ЕМР.

быстродействие, зависящее от величины входного сигнала.     Например, пусть fT = 10

АЦП состоит из компаратора, ЦАП, двоичного счетчика, выходного буферного регистра. После команд СБРОС и ПУСК, подаваемых на АЦП, импульсы тактового генератора начинают увеличивать показания счетчика, а, следовательно, и выходной сигнал ЦАП X(t) ступеньками по оси t. Компаратор определяет разницу между X(t) и Uвх. Если окажется, что X(t) - Uвх > 0, то компаратор выраба-тывает сигнал СТОП, счетчик останавливается и индицирует двоич-ный код, эквивалентный входному сигналу Uвх.

Структура АЦП
последовательного счета

Временная диаграмма

последняя установленная в ЦАП единица заменяется компаратором на ноль, и

После пуска схемы первым тактовым импульсом регистр памяти (РП) устанавливает старший разряд ЦАП в единицу. При этом, если Uвх > UЦАП, то компаратор подтверждает состояние РП и ЦАП. Следующим тактовым импуль-сом единица устанавливается в следую-щим за старшим разряде.

способное под действием управляющих сигналов скачкообразно переходить из одного состояния

сбросить) выходное состояние становится равным логическому нулю.
Состояние, при котором

Асинхронный RS-триггер

RS-триггер или SR-триггер — триггер, который сохраняет своё предыдущее состояние при нулевых входах и меняет своё выходное состояние при подаче на один из его входов единицы. При подаче единицы на вход S (от англ. Set — установить) выходное состояние становится равным логической единице.

ложные состояния. Устранить это помогает временное стробирование. Временное стробирование обеспечивается

D-триггеры имеют, как минимум, два входа: информационный D и синхронизации

Т-вход. Смена его состояний происходит всякий раз, когда входной сигнал

при подаче логической единицы на оба входа J и K

ИМС триггера К155ТВ1

хранения в определенном двоичном коде этого числа.
Счетчики - это цифровые

Классификация счетчиков

по модулю счета: двоичные, двоично-десятичные или с другим основанием счета, недвоичные с постоянным модулем счета, с перемен-ным модулем счета

по направлению счета: суммирующие, вычитающие, реверсивные;

по способу организации внутренних связей: с последовательным перено-сом, с параллельным переносом, с комбинированным переносом, кольце-вые

В режиме вычитания сигналы на входы последующих разрядов подавать с

Суммирующий счетчик на JK-триггерах

(или параллельными).
Их особенность заключается в том, что выходы всех предшествующих

Структурная схема вычитающего счетчика для этого случая отличается тем, что сигналы на входы J и K последующих триггеров необходимо подавать с инверсных выходов триггеров предшествующих разрядов. Так как исходное состояние вычитающего счетчика – единицы во всех разрядах, то организуется общая шина установки по    -входам.

или режим суммирования, или режим вычитания входных сигналов.
Реверсивный счетчик

многоразрядных двоичных чисел. Запоминающими элементами регистра являются триггеры, число которых

парафазный
Изменение хранящейся

последовательным вводом производится последовательный сдвиг поступающей на вход информации на

включать устройства управления направлением сдвига. Эти устройства в зависимости от

так как последовательность двоичных чисел на их выходах используется для

Генератор чисел 3 – 2 – 12 – 4 на основе счетчика

Любой счетчик можно считать генератором последовательности чисел, имеющей Ln = Kсч. Как правило, требуемое число разрядов генератора равно числу двоичных разрядов m в генерируемых числах. Если m > log2 Ln, то для уменьшения числа используемых триггеров структура генераторов изменяется. В этом случае генератор целесообразнее строить в виде счетчика с модулем счета Kс = Ln и подключенной к его выходам комбинационной схемой (КС), синтезирующей требуемые значения двоичных чисел последовательности.

столбцов;
- ФЗС – формирователь сигналов записи/считывания;
- СУ – схема управления;
-

Накопитель представляет собой прямоугольную матрицу ЭП, содержащую nx строк и ny столбцов. Емкость накопителя N = nx · ny. Каждый ЭП подключен к адресным (АШ) и разрядным (РШ) шинам. Выбор необходимого ЭП осуществляется путем подачи определенной комбинации адресных переменных (Am … A1 , A0). Адресные дешифраторы строк (ДШx) и столбцов (ДШy) формируют сигналы выборки на соответствующих АШ, которые определяют строку и столбец накопителя, в котором расположен выбираемый ЭП. Таким образом, m адресных входов позволяют выбирать один из N = 2m элементов памяти.
Режим работы микросхемы определяется сигналами выбора микросхемы       (CHIP SELECT) и записи-считывания                  (WRITE/READ). При подаче низкого потенциала на вход выбора              схема управления (СУ) разрешает формирование сигналов выборки на АШx . Если при этом сигнал на входе                       , то СУ формирует управляющий сигнал, при котором ФЗС обеспечивает запись в выбранном ЭП информации, поступающей на вход DI. Выход DO в этом случае находится в отключенном состоянии. Если сигнал                      , то СУ переключает ФЗС в режим считывания, при котором информация из выбранного ЭП передается на выход DO, при этом состояние входа DI не влияет на работу микросхемы.
При             микросхема находится в режиме хранения, т. е. состояние ЭП не меняется при любых сигналах на входах (Am … A0), DI,                 . Выход DO находится в отключенном состоянии.

серии, у которых два входных ограничительных диода, длительность импульсов и

Схема генератора на двух элементах, но частота такого генератора менее стабильна

Генератор с возможностью отключения

Нумерация выводов логических элементов соответствует микросхеме К176ЛА7, К176ЛЕ5

импульсов в
широких пределах
При необходимости в генераторе, который формирует определенное