Описание памяти с использованием VHDL

определяет разрядность.
Разрядность отдельного вектора = разрядность ячейки.

of std_logic_vector (7 downto 0);
Описать адресные входы и входы и

выходы данных.
Тип данных для данных должен совпадать с типом данных для ячеек.
Тип данных для адреса – integer или основанные на нем типы

range 0 to 2** addr_width - 1;)
);
…
type mem is array(2**

addr_width -1 downto 0) of std_logic_vector(7 downto 0);

или сигнала типа массив.
Использование оператора case.
Использование *.mif файла. Работает только

в Quartus II.

7) of
std_logic_vector(7 downto 0);
constant Content: ROM := (

0 => "00000001",
1 => "00000010",
2 => "00000011",
3 => "00000100",
4 => "00000101",
5 => "00000110",
6 => "00000111",
7 => "00001000",
);

типам портов:
Data_out - std_logic_vector(7 downto 0)
Адрес – integer.

(Clock : in std_logic;
Reset : in std_logic;
Enable : in std_logic;
Read : in

std_logic;
Address : in std_logic_vector(4 downto 0);
Data_out : out std_logic_vector(7 downto 0)
);
end ROM;

(0 to 31)
of std_logic_vector(7 downto 0);

constant Content:

ROM_Array := (
0 => "00000001",
1 => "00000010",
2 => "00000011",
. . .
12 => "00001101",
13 => "00001110",
14 => "00001111",
OTHERS => "11111111"
);

begin
process(Clock, Reset, Read, Address)
begin
if( Reset = '1' ) then
Data_out <= "ZZZZZZZZ";
elsif( Clock'event and Clock = '1' ) then
if Enable = '1' then
if( Read = '1' ) then
Data_out <= Content(to_integer(unsigned(Address));
else
Data_out <= "ZZZZZZZZ";
end if;
end if;
end if;
end process;
end Behav;

Settings
Кнопка More Settings…
Диалог More Analysis & Synthesis Settings
Изменяем

параметры:
Allow Any RAM Size For Recognition, Allow Any ROM Size For Recognition – размещение любых по размеру блоков ОЗУ и ПЗУ во встроенных блоках ПЛИС.
Auto RAM to Logic Cell Conversion – автоматическое размещение небольших блоков памяти в логических элементах.

0);
addr : in integer range 0 to 7;)
);

data data

<= “1101”;
when 3 => data <= “1100”;
when other => data <= “0000”;
end case;

IN STD_LOGIC;
address: IN STD_LOGIC_VECTOR(7 downto 0);
data_out: OUT STD_LOGIC_VECTOR(5 downto 0)
);
END

mem;

IS
WHEN "00000000" => data_out data_out

"000110";
WHEN "00000010" => data_out <= "000010";
WHEN "00000011" => data_out <= "100000";
WHEN "00000100" => data_out <= "100010";
WHEN "00000101" => data_out <= "001110";
WHEN "00000110" => data_out <= "111100";
WHEN "00000111" => data_out <= "110111";
WHEN "00001000" => data_out <= "111000";
WHEN "00001001" => data_out <= "100110";
WHEN "00001010" => data_out <= "101010";
WHEN "00001011" => data_out <= "000001";
WHEN "00001100" => data_out <= "101010";
WHEN OTHERS => data_out <= "101111";
END CASE;
END IF;
END PROCESS;
END rtl;

0) of std_logic_vector(7 downto 0);
signal rom : mem_t;
attribute ram_init_file :

string;
attribute ram_init_file of rom : signal is "mem.mif";

«ram_init_file»
Атрибут задает *.mif файл, который содержит прошивку ПЗУ.
Атрибут находится в

библиотеке «altera_syn_attributes». Папка C:\altera\91\quartus\libraries\vhdl\altera\

как строковый тип:
attribute ram_init_file : string;
Создать связь атрибута ram_init_file

с сигналом, который описывает ПЗУ. Значение атрибута должно совпадать с именем *.mif файла:
attribute ram_init_file of rom : signal is "mem.mif";

is array(255 downto 0) of std_logic_vector(7 downto 0);
-- объявили сигнал
signal

rom : mem_t;
-- объявили атрибут
attribute ram_init_file : string;
-- ассоциировали атрибут с сигналом
attribute ram_init_file of rom : signal is "mem.mif";

range 0 to 255;
q : out std_logic_vector(7 downto 0));
…
process(clk)
begin
if(rising_edge(clk)) then
q

rom(addr);
end if;
end process;

mem is
port (clk : in std_logic;
addr : in natural range 0 to

255;
q : out std_logic_vector(7 downto 0));
end entity;

of std_logic_vector(7 downto 0);
signal rom : mem_t;
attribute ram_init_file : string;
attribute

ram_init_file of rom : signal is "mem.mif";
begin
process(clk)
begin
if(rising_edge(clk)) then
q <= rom(addr);
end if;
end process;
end rtl;

(clk : in std_logic;
wn_r: in

std_logic;
a : in std_logic_vector(4 downto 0);
di : in std_logic_vector(3 downto 0);
do : out std_logic_vector(3 downto 0));
end mem;

(31 downto 0)
of std_logic_vector (3

downto 0);
signal RAM : ram_type;
begin
process (clk)
begin
if (clk'event and clk = '1') then
if (wn_r = '0') then -- запись при «0», чтение по «1»
RAM(to_integer(unsigned(a))) <= di;
else do <= RAM(to_integer(unsigned(a)));
end if;
end if;
end process;
end syn;

данные Б
Выходные данные Б

блок памяти.
Увеличение быстродействия.

во время записи»
Поддерживается не всеми семействами и микросхемами.

: natural := 6);
port (clk : in std_logic;
addr_a : in natural range

0 to 2**ADDR_WIDTH - 1;
addr_b : in natural range 0 to 2**ADDR_WIDTH - 1;
data_a : in std_logic_vector((DATA_WIDTH-1) downto 0);
data_b : in std_logic_vector((DATA_WIDTH-1) downto 0);
we_a : in std_logic := '1';
we_b : in std_logic := '1';
q_a : out std_logic_vector((DATA_WIDTH -1) downto 0);
q_b : out std_logic_vector((DATA_WIDTH -1) downto 0));
end mem;

memory_t is array(2**ADDR_WIDTH-1 downto 0) of word_t;
signal ram : memory_t;
begin
--

Port A
process(clk)
begin
if(rising_edge(clk)) then
if(we_a = '1') then ram (addr_a) <= data_a;
q_a <= data_a;
end if;
q_a <= ram(addr_a);
end if;
end process;

data_b;
q_b

process;
end rtl;