Pamięc RAM

cz.3 – Układy i systemy cyfrowe
www.wikipedia.org (ang.)
http://galaxy.uci.agh.edu.pl/~jamro/tc

DDR2, DDR3, RAM-BUS (RDRAM), XDR-DRAM
Specjalizowane
FIFO (First-In First-Out)
LIFO (Last-In First-Out –

stos)
CAM (Content-Addressable Memory)
LUT (Look-Up Table) (pamięć ROM/RAM)

przejście w inny stan poprzez zwarcie

and commercial temperature
• Organization: 524,288 words × 8 bits
• High

speed
- 10/12/15/20 ns address access time
- 5/6/7/8 ns output enable access time
• Low power consumption: ACTIVE
- 1375 mW (AS7C4096) / max @ 12 ns
- 468 mW (AS7C34096) / max @ 12 ns
• Low power consumption: STANDBY
- 110 mW (AS7C4096) / max CMOS
- 72 mW (AS7C34096) / max CMOS
• Equal access and cycle times
• Easy memory expansion with CE, OE inputs
• TTL-compatible, three-state I/O

ta sama pamięć!

Processors - Hassan Bajwa and Xinghao Chen

zmniejszyć rozmiar powierzchni i zwiększyć pojemność C

Strobe

jest ustawiany w stan niski (aktywny) prezzd sygnałem /RAS to

pamięć DRAM ignoruje adres podany na magistrali adresowej i używa swojego wewnętrznego licznika odświeżeń aby odświeżyć kolejny wiersz

time it takes between a command having been sent to

the memory and when it begins to reply to it. It is the time it takes between the processor asking for some data from the memory and it returning it.
TRCD = DRAM RAS# to CAS# Delay: The number of clock cycles performed between activating the Row Access Strobe and the Column Access Strobe. This parameter relates to the time it takes to access stored data.
TRP = DRAM RAS# Precharge: The amount of time between the 'precharge' command and the 'active' command. The precharge command closes memory that was accessed and the active command signifies that a new read/write cycle can begin.
TRAS = Active to Precharge delay: The total time that will elapse between an active state and precharge state. This is the sum of the previous timings: CL + TRCD + TRP

wzmacniaczy na napięcie progowe

takt zegara – na narastające i opadające zbocze
Komendy akceptowane są

co takt zegara (w pierwszym przybliżeniu) i są podobne jak dla sdram
Obniżono napięcie zasilania z 3.3V (sdr sdram) na 2.5V (DDR)
Szybkość transmisji: 2(ddr) * 8 (bajtów) *f

że 4 razy na takt zegara)
Częstotliwość wewnętrzna pamięci 2 razy

mniejsza od częstotliwości magistrali zewnętrznej – dlatego podczas jednego odczytu z pamięci wewnętrznej odczytywane są 4 bity, które są kolejno transferowane pojedynczo
Obniżone napięci zasilania na 1.8V
Aby osiągnąć wyższą wydajność od pamięci DDR pamięci DDR2 są taktowane wyższą częstotliwością
Pamięci te mają większe opóźnienie (latency), np. Dla DDR typowe to 2 do 3, dla DDR2 typowe to 4 do 6 taktów zegara – opóźnienie to jest częściowo rekompensowane większą częstotliwością taktowania

dlatego podczas jednego odczytu wewnętrznego czytanych jest 8 bitów, które

z kolei są transmitowane pojedynczo w 4 taktach zegara
Zwiększono częstotliwość taktowania
Zwiększono opóźnienie (latency)
Zmniejszono napięcie zasilania do 1.5V

E
Wyjście: - , A, - , B, - , -

, C, - , D , E

empty

full

E
Wyjście: - , B, - , C, - , -

, E, - , D , A

adresy) pod którymi znajduje się podane dana
W konsekwencji należy przeszukać

całą pamięć aby otrzymać adres pod którym znajduje się podana dana

4, 9, 16...