Слайд 1§3 Современные универсальные МП (УМП)
1. Основные архитектуры
x86(-64) – Intel,
AMD, VIA
Power PC – IBM
PA – HP
Alpha – HP (Compaq, DEC)
Слайд 2 SPARC – SUN
MIPS – Silicon Graphics
Исторически x86 доминировала
в ПК, остальные – в серверах и суперкомпьютерах.
Но сейчас всё
смешалось.
Слайд 32. Эволюция Intel x86
8086
16 разрядов для команд и
данных, 20 – для адреса !
дешевле, чем Apple II
Успех
Слайд 4 286
появился защищ. режим
поддержка многозадачности
386
32 разряда
поддержка страничной адресации памяти
мобильный вариант!
Слайд 5 486
в 2 раза меньше тактов на выполнение команды
встроены: L1-кэш, FPU
частота ядра: 40*3 МГц !
Скорость!
Триумф
графического
интерфейса
Слайд 6 586 – Pentium
два конвейера
отдельные кэши L1 для
команд и данных
предсказание переходов
64 бит шина данных
режимы
SMP и Master/Checker
контроллер многопроц. прерываний (до 60 !)
Слайд 7 MMX-расширение – 57 спец. команд для мультимедийных задач
Н-р,
операции над векторами, свёртки, преобразование Фурье
60% прирост скорости
Слайд 8 Pentium Pro
Исполнение по предположению
Внеочередное исполнение
DIB –
Dual Independent Bus (see BSB, FSB)
Встроен L2-кэш 1 М
Слайд 9P-II = PentiumPro + MMX
Дешевле, чем PPro, за счёт
вынесения L2-кэша на другой кристалл
ECC в кэше L2 и
на шине адреса – надёжность
термодиод – контроль T
Xeon-версия – кэш до 2 МБ
Слайд 12P-III
Streaming SIMD Extensions
обработка 4 двойных слов в FPU одновременно
Слайд 13 Новые регистры – для обработки арифметических исключений
Более надёжные
расчёты
Самоконтроль сбоев в микрокоде и кэше
Серийный номер
Слайд 14 P-IV
Гиперконвейер: >20 шагов
Speed Daemon
Слайд 15 “quad pumped” bus
Эффективная частота СШ до 1066 МГц
SSE2
L3 до 2 МБ (Extreme Edition)
Слайд 16Hyper-Threading (HT) – «многопоточная» обработка
Удвоение числа некоторых регистров
Два потока команд
Более
полная загрузка ОУ
Слайд 17Itanium 2
VLIW
64 бит ALU, 80 – FPU, 128
– шина данных
встроен L3-кэш до 3 МБ
масштабируемость
Слайд 182012: Itanium
8 ядер, 54 МБ L2 кэш, 3 млрд. транзисторов
Слайд 19Atom – самый маленький УЦП Intel: 25 мм2, до 2.5
Вт
Ядро 1.8 ГГц, FSB 533 МГц
SSE3, HT, переменный
кэш
Слайд 212008
C трёхканальным контроллером DDR3
Слайд 22Intel® Xeon® E7-8870: 10 ядер по 2 потока, 2.40 ГГц,
30 МБ кэш
Слайд 233. Современные AMD x86
Фирма AMD основана в 1969 г.
Sunnyvale,
California
До 1990 г. отставала от Intel на одно поколение
Делала «клоны»
по лицензии
Слайд 24K6-II (Athlon) – герой AMD 1999 г.
3DNow! – команды
для 2 real операндов
мощный блок предсказаний
Слайд 258 поколение AMD
Архитектура x86-64 (Hammer):
полная совместимость с x86
64
разрядные регистры общего назначения
- VLIW
- выше точность FPU
- либо удвоение
скорости
Слайд 26 Opteron – серверный ЦП:
встроен 2-канальный контроллер DDR DRAM
(по 4 DIMM на канал)
HyperTransport линки для 8 ЦП,
PCI-X, AGP8x
Поддержка SSE2
L2=1MB
Слайд 29Athlon 64 – урезанный Opteron: одноканальный контроллер пямяти
Cool‘n'Quiet
Система
бесшумна, если мало загружена
Слайд 30Sempron – урезанная (32-бит, 256 КБ L2 и 333 МГц
FSB)
версия Athlon 64
Слайд 31Отключение ядер для экономии энергии
Слайд 32Модное направление – использование GPU для научных вычислений: > 1Топ/c
Слайд 36Power7: 8 ядер по 4 потока, L3 кэш 32 МБ
4.
Слайд 405. SUN
“Stanford University Network”
since 1982
1987 – разработка своего CPU:
SPARC – Scalable Processor ARCitecture – наращиваемая …
Слайд 41 2004: UltraSPARC IV
масштабируемость >1000 ЦП
Слайд 428 ядер по 4 потока =
32 потока
1.2 ГГц
80 Вт
2005:
UltraSPARC T1
Слайд 43 2007: UltraSPARC T2
8 ядер по 8 потоков
контроллеры
памяти, 10 Гб Ethernet, PCIe
криптографы
1.4 ГГц, 65 нм
Слайд 44Oracle® SPARC T3 (16 ядер по 8 потоков, 1.65 ГГц)
Слайд 456. МЦСТ
Эльбрус 2000
300 МГц
L2 256 кБ
VLIW
КМОП 130 нм
6 Вт
На уровне P-IV 2 ГГц
Для
нужд МО и спецслужб
Слайд 46МЦСТ-R500S – система на кристалле:
два ЦП SPARC 500 МГц,
L2 512 МБ
контроллеры ОЗУ, Ethernet, PCI, SCSI-2
Слайд 47Восьмипроцессорная одноплатная универсальная ЭВМ на базе МЦСТ-R500S
Вычислительный комплекс «Эльбрус-3М1» в
серверном исполнении
Слайд 487. Тенденции развития УМП
Рост
числа ядер
числа параллельных конвейеров
объёма кэшей
Слайд 49 Brainiac-методы
Уменьшение энергопотребления и размеров
Интеграция с чипсетом (SOC)