Разделы презентаций
- Разное
- Английский язык
- Астрономия
- Алгебра
- Биология
- География
- Геометрия
- Детские презентации
- Информатика
- История
- Литература
- Математика
- Медицина
- Менеджмент
- Музыка
- МХК
- Немецкий язык
- ОБЖ
- Обществознание
- Окружающий мир
- Педагогика
- Русский язык
- Технология
- Физика
- Философия
- Химия
- Шаблоны, картинки для презентаций
- Экология
- Экономика
- Юриспруденция
Память
Содержание
- 1. Память
- 2. ХарактеристикиОбщие характеристикиОбъемБыстродействиеЭнергозависимостьСтоимостьОбъем на единицу объема (площади)Время доступа
- 3. Идеальная памятьОбъемБыстродействиеЭнергонезависимостьСтоимостьПри современных технологиях либо одно, либо другое
- 4. Твердотельная памятьБыстродействиеЭнергонезависимостьПОЛУПРОВОДНИКОВАЯ ПАМЯТЬ
- 5. RS триггер - простейшая запоминающая ячейкаКМОП инверторSRAM - статическая памятьP-MOSN-MOS
- 6. 6-и транзисторная ячейка статической памяти SRAMКлючи доступаRS триггерSRAM
- 7. 4-х транзисторная ячейка статической памяти SRAM SRAM
- 8. Матричная организация ячеек памяти с произвольным доступомSRAM
- 9. SRAMАсинхроннаяСинхроннаяSRAM
- 10. Сигналы управления:-CS (Crystal Select) – выбор микросхемы.-WE
- 11. Features Fast access time: 7, 8, 10,
- 12. ПРИМЕР: 4Mb асинхронная SRAM GS74108 с организацией
- 13. ПРИМЕР: 4Mb асинхронная SRAM GS74108 с организацией
- 14. ПРИМЕР: 4Mb асинхронная SRAM GS74108 с организацией
- 15. Регистры для защелкивания адресов и сигналов управленияНа шину данных тоже ставятся регистры.Возможно два варианта.Синхронная SRAM
- 16. Flow-through (F/T) Synchronous SRAMСинхронная SRAM
- 17. Pipelined (P/L) Synchronous SRAMСинхронная SRAM
- 18. BURST SRAMСинхронная SRAM
- 19. Ограничения SRAMБольшая ячейка памяти: 6 транзисторов. Мало
- 20. Ячейка DRAMЯчейка динамической памяти:Достоинство – простота Недостаток
- 21. Ячейка DRAM: проблема чтенияКак почувствовать заряд заряжена ли емкость в ячейке памяти?
- 22. Ячейка DRAM: проблема чтенияАналогия с неустойчивым равновесиемКуда упадет?01Два устойчивых состояния
- 23. Ячейка DRAM: проблема чтенияАналогия с неустойчивым равновесиемОчень маленькое воздействие приносит определенность01Два устойчивых состоянияУпадет в 0
- 24. Ячейка DRAM: проблема чтенияАналогия с неустойчивым равновесием0101
- 25. Схема чтения-регенерации DRAMУсилитель регенерации SAПри выборе строки происходит регенерация всех ячеек, подключенных к этой строке.
- 26. Матрица DRAMНеобходимо уменьшить количество проводов
- 27. Интерфейс DRAMМультиплексирование адресов строки и колонки20 адресных
- 28. Режимы доступа DRAMNormal ModeFast Page Mode
- 29. Режимы доступа DRAMNibble ModeEDO Page ModeEnhanced Data Out
- 30. Основные способы регенерации DRAM
- 31. SDRAMСчетчик адресов
- 32. SDRAMКонвейер
- 33. Ячейка памяти.Доступ к содержанию ячейки памяти.Массив ячеек памяти.Шина адреса.Шина данных.Управляющие сигналы.Асинхронная SRAMСинхронная SRAMДвухпортовая память.FIFOLIFOСтатическая памятьИтог
- 34. Скачать презентанцию
ХарактеристикиОбщие характеристикиОбъемБыстродействиеЭнергозависимостьСтоимостьОбъем на единицу объема (площади)Время доступа на записьВремя доступа на чтениеПотребляемая мощность в режиме храненияПотребляемая мощность в режиме доступаПри современных технологиях либо одно, либо другое
Слайды и текст этой презентации
Слайд 2Характеристики
Общие характеристики
Объем
Быстродействие
Энергозависимость
Стоимость
Объем на единицу объема (площади)
Время доступа на запись
Время доступа
на чтение
современных технологиях либо одно, либо другое
Слайд 3
Идеальная память
Объем
Быстродействие
Энергонезависимость
Стоимость
При современных технологиях либо одно, либо другое
Слайд 10Сигналы управления:
-CS (Crystal Select) – выбор микросхемы.
-WE (Write Enable) –
разрешение записи.
-OE (Output Enable) – разрешение выхода.
Двунаправленная шина данных с
тремя состояниямиБуферы тремя состояниями
Асинхронная SRAM
Слайд 11Features
Fast access time: 7, 8, 10, 12 ns
CMOS
low power operation: 135/120/95/85 mA at minimum cycle time
Single
3.3 V power supplyПРИМЕР: 4Mb асинхронная SRAM GS74108 с организацией 512Кх8
Асинхронная SRAM
Слайд 12ПРИМЕР: 4Mb асинхронная SRAM GS74108 с организацией 512Кх8.
Временные диаграммы. Чтение.
Сигналы
управления в состоянии чтения.
Меняется адрес и следом меняется состояние выхода.
Этот режим – отличительный признак асинхронности.Сигналы управления моргают.
Данные на выходе появляются только тогда, когда –CE и -OE=0.
Асинхронная SRAM
Read Cycle 1:
CE, OE = active
WE = inactive
Read Cycle 2:
CE, OE = pulse
WE = inactive
Слайд 13ПРИМЕР: 4Mb асинхронная SRAM GS74108 с организацией 512Кх8.
Временные диаграммы. Запись.
Режим
Intel или 86.
Моргает сигнал –WE.
Режим Motorola или 68.
Моргает сигнал –CE.
Асинхронная
SRAMWrite Cycle 1:
CE, = active
OE = inactive
WE = control
Write Cycle 2:
CE, = active
OE = inactive
CE = control
Слайд 14ПРИМЕР: 4Mb асинхронная SRAM GS74108 с организацией 512Кх8.
Временные диаграммы. Запись.
При
записи необходимо всегда моргать
либо –CE либо –WE.
Вопрос:
Почему нельзя использовать режим
с удержанием –CE и –WE в состоянии записи и перебирая адреса записывать информацию?Такой режим чтения – возможен!
Асинхронная SRAM
Слайд 15Регистры для защелкивания адресов и сигналов управления
На шину данных тоже
ставятся регистры.
Возможно два варианта.
Синхронная SRAM
Слайд 19Ограничения SRAM
Большая ячейка памяти: 6 транзисторов.
Мало ячеек на кристалле.
Большая
цена кристалла.
Большое количество выводов. Для 1 мегабайтной памяти уже необходимо
20 линий адреса.Большая цена корпуса.
Задача:
Уменьшить размеры ячейки памяти.
Сделать интерфейс с мультиплексированием.
Слайд 20Ячейка DRAM
Ячейка динамической памяти:
Достоинство – простота
Недостаток – время хранения
заряда на конденсаторе менее 100 мс
C ~ 30 fF
Утечка
~ 1 fA
Слайд 22Ячейка DRAM: проблема чтения
Аналогия с неустойчивым равновесием
Куда упадет?
0
1
Два устойчивых состояния
Слайд 23Ячейка DRAM: проблема чтения
Аналогия с неустойчивым равновесием
Очень маленькое воздействие приносит
определенность
0
1
Два устойчивых состояния
Упадет в 0
Слайд 25Схема чтения-регенерации DRAM
Усилитель регенерации SA
При выборе строки происходит регенерация всех
ячеек, подключенных к этой строке.
Слайд 27Интерфейс DRAM
Мультиплексирование адресов строки и колонки
20 адресных линий обеспечивают доступ
к 64G ячейкам DRAM!
У SRAM только 1М.
Слайд 33
Ячейка памяти.
Доступ к содержанию ячейки памяти.
Массив ячеек памяти.
Шина адреса.
Шина данных.
Управляющие
сигналы.
Асинхронная SRAM
Синхронная SRAM
Двухпортовая память.
FIFO
LIFO
Статическая память
Итог
