Суперскалярный процессор

более команды за такт.
Скалярный конвейерный процессор исполняет более одной инструкции,

но завершает всегда по одной.

(out of order), кроме инструкций условного перехода.
Спекулятивный.
Выполняет все инструкции вне

порядка (out of order).
Спекулирует над инструкциями условного перехода и инструкциями загрузки/сохранения.

в рамках одного конвейера.
Появилась дополнительная стадия планирования и группировки

инструкций.
Целочисленные и вещественные части конвейера выравниваются по длине с использованием пустых стадий.

наличие конфликтов внутри группы и с инструкциями, которые уже находятся

на исполнении.
Если внутри группы инструкций обнаружен конфликт, то на исполнение отправляются инструкции, которые предшествуют первой конфликтной инструкции в программном порядке, а остальные инструкции ждут разрешения конфликта.
Также стадия отвечает за распределение инструкций между устройствами.

частоты.
Недостатки:
Требуется перекомпиляция кода, для достижение высокого реального быстродействия.

может планировать более 2 инструкций за такт.
Инструкции после инструкции условного

перехода планируются, но не исполняются, до исполнения инструкции условного перехода

инструкций только в одном базовом блоке.
Следующим шагом является процессор, который

использует параллелизм нескольких базовых блоков.

которой носит вероятностный характер.
ССП способен выполнять инструкции, которые следуют за

невыполненной инструкцией условного перехода, основываясь на данных предсказателя ветвления, и в случае неверного предсказания выполнять откат.

инструкции
Планирование инструкции
Ожидание готовности операндов
Исполнение
Запись результата
Завершения (commit)

инструкции помещается в промежуточное хранилище, а не в основной регистровый

файл.
На стадии завершения производиться проверка корректности исполнения инструкции, генерируются исключения, происходит запись результатов из временного хранилища в основной регистровый файл.

работы инструкций между стадией записи результата и стадией завершения.
Поддержание программного

порядка инструкция на стадии завершения.
Элемент БУ содержат:
Выполняемую инструкцию: арифметическая, загрузка, сохранение, условный переход.
Адрес результата инструкции
Поля для временного хранения результата инструкции.
Удален: буфер сохранения.

планирования.
Для выполнения планирования должна быть доступна СР на требуемом ФУ

и ячейка на БУ, если хотя бы один из ресурсов не доступен, то инструкция ожидает в очереди.
Выборка операндов состоит из трех стадий:
Проверяются есть ли данные в регистровом файле, если есть переписываются в СР, если нет, то
Проверяются есть ли данные в БУ, если есть переписываются в СР, если нет, то
В СР записывается номер ячейки БУ которая содержит инструкцию, которая вычислит этот операнд.
В файл переименования для результирующего регистра инструкции помещается номер ячейки БУ, которая ее содержит.

на исполнении по мере готовности их операндов и доступности ФУ.
По

общей шине передается результат инструкции и номер ячейки БУ, которая ее содержит.
Запись результата производится одновременно во все ожидающие СР и БУ.
Инструкция загрузки выполняется в две стадии:
Вычисление адреса.
Чтение из памяти. Запускается если нет конфликтов с предыдущими инструкциями загрузки и сохранения.
Инструкция сохранения на этапе исполнения вычисляет адрес операнда и ожидает готовности результат, запись в память произойдет на стадии завершения.

в БУ своего завершения.
Завершаются инструкции, которые находятся на вершину БУ.

БУ поддерживает поведение очереди FIFO.
На этапе завершения:
Для арифметических инструкции и инструкции загрузки проверяется наличия исключений и если исключений нет, то результат записывается регистровый файл.
Для инструкции сохранения проверяется наличия исключений и если исключений нет, то результат записывается в память.
Для инструкции условного перехода проверяется правильно она была предсказана или нет, если да, то инструкция удаляется из БУ, если нет, происходит сброс процессора: очищаются все стадии, на планирование отправляется первая инструкция из правельной ветви.

F10,F0,F6
6. ADD.D F6,F8,F2

Допущения
Латентность загрузки/сохранения : 2
Латентность сложения/вычитания : 2
Латентность

умножения : 10
Латентность деления: 40
СР для загрузки/сохранения: 3
СР для простых арифм. орпер. : 2
СР для сложных арифм. орпер. : 1
Reorder Buffer: 3
Plan: 2
Retain: 2

выяснится, что она сгенерировала исключение, то произойдет сброс конвейера, как

при ошибке предсказания перехода.

за счет использование СР и БУ, для восстановления явных связей

между инструкциями по данным.
Сохранение поведения исключений происходит:
За счет использования отложенной генерации исключений. Исключение генерируется не на стадии исполнения, когда обнаруживается, а на стадии завершения.
За счет отставки инструкции в программном порядке.

его обрабатывать или нет?
Обрабатываются обычно только самые легкие события, такие

как промах в кэш первого уровня, остальные события откладываются до выхода инструкции из спекулятивного режима.
Ошибочная спекуляция приводит к выполнению бессмысленной работы и трате энергии.
Количество инструкций условного перехода над которыми производится спекуляция может быть ограничена.

только одна инструкция условного перехода, которая предсказана как выполненная.
Это объясняется

тем, что только на следующем такте будут доступны инструкции из выбранной ветви.
Если инструкция предсказана как пропущенная, то одновременно с ней может быть запланированы последующие инструкции, и предсказана следующая инструкция условного перехода.
Указанное ограничение является серьезным фактором который ограничивает рост производительности ССП при увеличение кол-ва одновременно завершаемых инструкций.

хранятся в основном регистровом файле во вне архитектурных регистрах, вместо

БУ.
На стадии завершение нужный теневой регистр переименовывается в архитектурный.
Такой подход позволяет упростить структуру процессора, так как все данные хранятся в одном месте.

связи архитектурных регистров с физическими.
Первый файл содержит информацию о текущих

архитектурных регистрах. Их отображении на физические регистры и ячейки БУ.
Второй файл содержит информацию действительных архитектурных регистрах. Их отображении на физические регистры.